Оглавление
Технология чипов размером менее 1 нм, то есть с транзисторами, имеющими размер менее 1 нанометра, уже видна на горизонте. На мероприятии imec ITF World в Бельгии, были продемонстрированы ключевые технологии, дающие представление об основных транзисторных архитектурах, поддерживающих производство полупроводников с размером менее 1 нм. График разработки этих решений продлен до 2036 года. В сообщении для прессы указано, что на данный момент количество транзисторов все еще удваивается в соответствии с законом Мура. Между тем, необработанная вычислительная мощность, необходимая для приложений искусственного интеллекта (ИИ) и машинного обучения (МО), удваивается примерно каждые 6 месяцев, следуя аналогичной кривой.
Компания также подчеркнула что, помимо ультрасовременных кремниевых технологических узлов, с каждым новым поколением чипов фундаментальные вопросы становятся все более неясными. Возьмем, к примеру, ограничения пропускной способности межсоединений, которые далеки от вычислительных возможностей современных процессоров и видеокарт. Это затрудняет достижение максимальной эффективности и ограничивает эффект дополнительных транзисторов в этих устройствах. Данный вопрос также необходимо решать, если хотим получить максимальную прибыль от развития технологии изготовления полупроводниковых приборов.
Дорожная карта, изложенная на мероприятии, подчеркивает продолжающееся сокращение межсоединений, которые вместе с трехмерными интегральными микросхемами будут иметь решающее значение для прокладывания пути к кремнию с характерным размером менее 1 нм. Далее обсудим четыре наиболее важных технологии, которые доминируют в планах по чипам размером менее 1 нм.
Технологии Forksheet и CFET
В то время как стандартные транзисторы FinFET, безусловно, будут работать с технологическими узлами до 3 нм, новый метод изготовления наночастиц, называемый транзисторами с ненаправленным затвором (GAA), заменит доминирующее положение в массовом производстве чипов с 2-нм. Это должно произойти в 2024 году. Технология GAA предназначена для облегчения получения высокой плотности транзисторов, а также повышения энергоэффективности за счет использования того же управляющего тока, что и у многореберных транзисторов.
Кроме того транзисторы, изготовленные по технологии GAA, значительно снижают утечку за счет того, что канал полностью окружен затвором. Транзисторы Forksheet, более плотная версия GAA на самом базовом уровне, примут эстафету доминирования после перехода от 2-нм узла к 0,7-нм технологии.
Прогнозируется, что технология комплементарных полевых транзисторов (CFET) еще больше уменьшит размер, когда они появятся примерно в 2028 году. Это создаст узел размером 1 нм, что позволит более плотно упаковать стандартные библиотеки ячеек. CFET накладывают NMOS и PMOS друг на друга, чтобы обеспечить более высокую плотность. Дальнейшие прорывы будут включать версии CFET с атомарными каналами, которые еще больше улучшат энергоэффективность и масштабируемость технологии, обеспечивая при этом достижение размеров 0,5 нм и 0,2 нм.
Совместная оптимизация системных технологий (STCO)
System Co-Optimization of Technology (STCO) — это методология проектирования, которая реорганизует весь процесс разработки чипа путем моделирования потребностей схемы и целевых приложений, а затем использует эти знания для принятия обоснованных решений при подготовке нового чипа. Короче говоря, эта методология разбивает функциональные блоки монолитного чипа, такие как кэш-память, ввод-вывод и блок питания, и разделяет их, чтобы оптимизировать каждый для получения требуемых характеристик производительности с использованием разных транзисторов.
Одной из целей разделения стандартной конструкции микросхемы является разделение кэш-памяти и основной памяти на отдельные слои в трехмерной конструкции. Это, в свою очередь, требует значительного снижения сложности верхней части стека чипа. В этом случае предлагается перепроектировать серверные процессы (BEOL), которые сосредоточены на соединениях между транзисторами, обеспечивая при этом как связь (передачу сигналов между элементами), так и подачу питания на компоненты микросхемы.
Задние сети распределения электроэнергии (BPDN)
Backside Power Delivery Network (BPDN), расположенная на обратной стороне кремниевой подложки, обеспечивает совершенно новый способ доставки питания через заднюю сторону транзистора. Это решение фактически дебютирует с появлением 2-нм узла в 2024 году. Оно разделяет схемы питания и соединения для передачи данных, чтобы улучшить характеристики питания за счет снижения падения напряжения на линиях, а также обеспечить более плотную прокладку путей прохождения сигнала поверх микросхемы. Еще одним преимуществом упрощенной разводки является улучшенная целостность сигнала, позволяющая выполнять более быструю разводку с уменьшенным сопротивлением и емкостью.
Технология BPDN распределяет питание на тыльную сторону транзисторов, а межсоединения для передачи данных остаются на своих традиционных местах. Затем перемещение источника питания в нижнюю часть микросхемы позволяет упростить соединение плат в верхней части кристалла, что позволяет размещать логические элементы на структурах памяти.
В то время как TSMC намеревается внедрить BPDN в массовое производство для 2-нм узла в 2026 году, Intel планирует реализовать его на 2-нм узле, который, как ожидается, будет запущен в 2024 году. Intel называет свою технологию BPDN PowerVIA и предоставит более подробную информацию о ней позже. Ожидается, что Samsung, еще один ключевой игрок в гонке нанометров, внедрит решения BPDN в свой центр по производству 2-нм чипов.
Технология CMOS 2.0
В значительной степени CMOS 2.0 основана на методологии BPDN. Оно направлен на то, чтобы разбить чипы на еще более мелкие части, в то же время разделив кэши и основную память на свои собственные, независимые блоки, реализованные с использованием отдельных транзисторов. Затем эти более мелкие компоненты укладываются поверх других функциональных блоков чипа в трехмерном макете.
Стоит отметить, что 3D-чипы уже внедрены в производственные линии. Например, 3D V-Cache второго поколения от AMD размещает память L3 поверх процессора, чтобы увеличить максимальную емкость. Однако планируется поднять этот подход на следующий уровень, создав целую иерархию кэша, содержащуюся в ее собственных слоях. Другими словами, будут вертикально складывать кэши L1, L2 и L3 в их собственные массивы над транзисторами, содержащими процессорные ядра.
Таким образом, поскольку каждый уровень кэш-памяти создается с использованием транзисторов, наиболее подходящих для этой задачи, старые узлы могут использоваться для SRAM, для которых масштабирование стало очень медленным. Эта проблема, в свою очередь, привела к тому, что кеш-память использовала больший процент площади поверхности кремниевого чипа, что привело к более высокой стоимости МБ. Использование 3D-стеков приведет к значительному увеличению объема кэш-памяти, а также решит проблемы с задержкой, связанные с большими кэшами.
В общем технологии упорно совершенствуются с каждым годом и проблемы, которые ещё недавно казались неразрешимыми, успешно преодолеваются инженерами.
